目錄
第一章 VerilogHDL設計方法概述
1.1硬件描述語言（HDL）
1.2VerilogHDL的曆史
1.2.1什麼是VerilogHDL
1.2.2VeilogHDL的産生及發展
1.3VerilogHDL和VHDL的比較
1.4Veril0gHDL目前的應用情況和適用的設計
1.5采用VerilogHDL設計復雜數字電路的優點
1.5.1傳統設計方法――電路原理圖輸入法
1.5.2Veril0gHDL輸入法與傳統的電路原理圖輸入法的比較
1.5.3VerilogHDL的標準化與軟核的重用
1.5.4軟核、固核和硬核的概念以及它們的重用
1.6VerilogHDL的設計流程簡介
1.6.1自頂嚮下（TOP－DOWN）設計的基本概念
1.6.2層次管理的基本概念
1.6.3具體模塊的設計編譯和仿真的過程
1.6.4對應具體工藝器件的優化、映象和布局布綫
1.7小 結
思考題
第二章 VerilogHDL的基本語法
2.1簡單的Veril0gHDL模塊
2.1.1簡單的VerilogHDL程序介紹
2.1.2模塊的結構
2.1.3模塊的端口定義
2.1.4模塊內容
2.2數據類型及其常量、變量
2.2.1常 量
2.2.2變 量
2.3運算符及錶達式
2.3.1基本的算術運算符
2.3.2位運算符
2.3.3邏輯運算符
2.3.4關係運算符
2.3.5等式運算符
2.3.6移位運算符
2.3.7位拼接運算符
2.3.8縮減運算符
2.3.9優先級彆
2.3.10關鍵詞
2.4賦值語句和塊語句
2.4.1賦值語句
2.4.2塊語句
2.5條件語句
2.5.1if－else語句
2.5.2case語句
2.5.3使用條件語句不當生成鎖存器的情況
2.6循環語句
2.6.1forever語句
2.6.2repeat語句
2.6.3While語句
2.6.4for語句
2.7結構說明語句
2.7.1initial語句
2.7.2alWays語句
2.7.3task和function說明語句
2.8係統函數和任務
2.8.1＄display和＄Write任務
2.8.2係統任務＄monitor
2.8.3時間度量係統函數＄time
2.84係統任務＄finish
2.8.5係統任務＄stop
2.8.6係統任務＄readmemb和＄readmemh
2.8.7係統任務＄random
2.9編譯預處理
2.9.1宏定義′define
2.9.2“文件包含”處理′include
2.9.3時間尺度′timescale
2.9.4條件編譯命令′ifdef，′else，′endif
2.10小 結
思考題
第三章 不同抽象級彆的VerilogHDL模型
3.1門級結構描述
3.1.1與非門、或門和反嚮器等及其說明語法
3.1.2用門級結構描述D觸發器
3.1.3由已經設計成的模塊構成更高一層的模塊
3.2Veril0gHDL的行為描述建模
3.2.1僅用於産生仿真測試信號的VerilogHDL行為描述建模
3.2.2VerilogHDL建模在TOP－DOWN設計中的作用和行為建模的可綜閤性問題
3.3用Veril0gHDL建模進行TOP－DOWN設計的實例
3.4小 結
思考題
第四章 有限狀態機和可綜閤風格的VerilogHDL
4.1有限狀態機
4.1.1用Veril0gHDL語言設計可綜閤的狀態機的指導原則
4.1.2典型的狀態機實例
4.1.3綜閤的一般原則
4.1.4語言指導原則
4.2可綜閤風格的Veril0gHDL模塊實例
4.2.1組閤邏輯電路設計實例
4.2.2時序邏輯電路設計實例
4.2.3狀態機的置位與復位
4.2.4復雜時序邏輯電路設計實踐
第五章 可綜閤的VerilogHDL設計實例――簡化的RISC－CPU設計簡介
5.1什麼是CPU
5.2RISC－CPU的結構
5.2.1時鍾發生器
5.2.2指令寄存器
5.2.3纍加器
5.2.4算術運算器
5.2.5數據控製器
5.2.6地址多路器
5.2.7程序計數器
5.2.8狀態控製器
5.2.9外圍模塊
5.3RISC－CPU的操作和時序
5.3.1係統的復位和啓動操作
5.3.2總綫讀操作
5.3.3寫總綫操作
5.4RISC－CPU的尋址方式和指令係統
5.5RISC－CPU模塊的調試
5.5.1RISC－CPU模塊的前仿真
5.5.2RISC－CPU模塊的綜閤
5.5.3RISC－CPU模塊的優化和布局布綫
思考題
第六章 虛擬器件和虛擬接口模型
6.1虛擬器件和虛擬接口模塊的供應商
6.2虛擬接口模塊的實例
參考文獻
· · · · · · (收起)