SystemVerilog is a rich set of extensions to the IEEE 1364-2001 Verilog Hardware Description Language (Verilog HDL). These extensions address two major aspects of HDL based design. First, modeling very large designs with concise, accurate, and intuitive code. Second, writing high-level test programs to efficiently and effectively verify these large designs. This book, SystemVerilog for Design, addresses the first aspect of the SystemVerilog extensions to Verilog. Important modeling features are presented, such as two-state data types, enumerated types, user-defined types, structures, unions, and interfaces. Emphasis is placed on the proper usage of these enhancements for simulation and synthesis. A companion to this book, SystemVerilog for Verification, covers the second aspect of SystemVerilog.
具體描述
讀後感
這本書主要是從硬件方麵來對SV進行介紹的，也就是介紹SV在硬件實現方麵的強大功能。 很好的一點是，它是對照著verilog來介紹的。同樣的功能，Verilog會怎樣處理，而SV又會怎樣處理，這樣能夠很容易地加深對SV的理解。 看這本書用瞭我2天的時間。當然，隻是粗略讀瞭一遍，但是...
評分這本書主要是從硬件方麵來對SV進行介紹的，也就是介紹SV在硬件實現方麵的強大功能。 很好的一點是，它是對照著verilog來介紹的。同樣的功能，Verilog會怎樣處理，而SV又會怎樣處理，這樣能夠很容易地加深對SV的理解。 看這本書用瞭我2天的時間。當然，隻是粗略讀瞭一遍，但是...
評分這本書主要是從硬件方麵來對SV進行介紹的，也就是介紹SV在硬件實現方麵的強大功能。 很好的一點是，它是對照著verilog來介紹的。同樣的功能，Verilog會怎樣處理，而SV又會怎樣處理，這樣能夠很容易地加深對SV的理解。 看這本書用瞭我2天的時間。當然，隻是粗略讀瞭一遍，但是...
評分這本書主要是從硬件方麵來對SV進行介紹的，也就是介紹SV在硬件實現方麵的強大功能。 很好的一點是，它是對照著verilog來介紹的。同樣的功能，Verilog會怎樣處理，而SV又會怎樣處理，這樣能夠很容易地加深對SV的理解。 看這本書用瞭我2天的時間。當然，隻是粗略讀瞭一遍，但是...
評分這本書主要是從硬件方麵來對SV進行介紹的，也就是介紹SV在硬件實現方麵的強大功能。 很好的一點是，它是對照著verilog來介紹的。同樣的功能，Verilog會怎樣處理，而SV又會怎樣處理，這樣能夠很容易地加深對SV的理解。 看這本書用瞭我2天的時間。當然，隻是粗略讀瞭一遍，但是...
用戶評價
相關圖書
本站所有內容均為互聯網搜索引擎提供的公開搜索信息，本站不存儲任何數據與內容，任何內容與數據均與本站無關，如有需要請聯繫相關搜索引擎包括但不限於百度，google,bing,sogou 等
© 2025 onlinetoolsland.com All Rights Reserved. 本本书屋 版权所有