前言第1章VHDL程序設計概述 1.1 VHDL概況 1.1.1 VHDL的發展 1.1.2 VHDL的特點 1.1.3 VHDL術語 1.2 VHDL設計流 1.3 VHDL綜閤工具 1.3.1 ISE綜閤工具 1.3.2 QuartusⅡ綜閤工具 1.3.3 ModelSim仿真工具 1.4 CPLD和FPGA概述 1.4.1 GAL元件 1.4.2 CPLD 1.4.3 FPGA 1.5從VHDL代碼到CPLD／FPGA第2章VHDL語法基礎 2.1 VHDL描述結構 2.1.1庫描述 2.1.2實體 2.1.3結構體 2.2結構體的描述 2.3進程 2.3.1進程語句的格式 2.3.2進程的敏感錶 2.4 VHDL數據對象 2.4.1信號 2.4.2變量 2.4.3常量 2.4.4 TO和DOWNTO關鍵詞 2.5數據類型 2.5.1整型數據 2.5.2實型數據 2.5.3位和位矢量 2.5.4布爾類型數據 2.5.5字符與字符串 2.5.6標準邏輯位和邏輯矢量 2.5.7數組型的數據或信號聲明及賦值 2.5.8自然數和正整數 2.5.9時間 2.5.10帶符號和不帶符號數據 2.5.11用戶定義的數據類型 2.5.12數組 2.5.13端口數組 2.5.14記錄 2.5.15文件類型 2.5.16尋址類型 2.5.17綜閤工具支持和不支持的數據類型 2.6數據類型轉換 2.6.1使用轉換函數 2.6.2使用類型標記法轉換數據類型 2.7 VHDL操作符 2.7.1賦值操作符 2.7.2邏輯操作符 2.7.3算術操作符 2.7.4關係操作符 2.7.5移位操作符 2.7.6連接操作符 2.7.7操作符重載 2.8 VHDL預定義屬性 2.8.1值類型屬性 2.8.2函數類型屬性 2.8.3信號類型屬性 2.8.4 TYPE類型屬性 2.8.5 RANGE類型屬性 2.8.6用戶自定義屬性 2.8.7綜閤工具對屬性的支持 2.9 GENERIC參數傳遞 2.10 VHDL設計實例 2.10.1十六進製7段譯碼器 2.10.2 16位乘16位的乘法器 2.10.3波形發生器第3章VHDL的描述方法 3.1並行的VHDL代碼 3.1.1並行代碼所在位置 3.1.2元件端口映射 3.1.3信號賦值語句 3.1.4 WHEN語句 3.1.5 GENERATE語句 3.1.6並行的進程 3.1.7並行的過程調用 3.1.8塊語句 3.2順序VHDL代碼 3.2.1進程內部的順序代碼 3.2.2過程和函數內部的順序代碼 3.2.3順序代碼的信號和變量 3.2.4 WAIT語句 3.2.5信號的延時 3.2.6IF語句 3.2.7 CASE語句 3.2.8 CASE和IF的比較 3.2.9 LOOP語句 3.2.10 NEXT語句和EXIT語句 3.2.11 NULL語句 3.2.12 RETURN語句 3.2.13 ASSERI語句 3.3電路設計實例 3.3.1加法器和減法器組閤電路設計 3.3.2同步二進製增計數器電路第4章VHDL子程序和元件例化 4.1程序包 4.1.1程序包的說明 4.1.2程序包體的描述 4.1.3程序包的使用 4.2層次化建模和元件例化 4.2.1層次化建模 4.2.2元件聲明 4.2.3端口映射 4.2.4 GENERIC映射 4.3函數和過程 4.3.1函數 4.3.2全局函數和局部函數 4.3.3過程 4.3.4全局過程和局部過程 4.3.5子程序的重載 4.3.6函數和過程的比較 4.4元件配置和子程序應用實例 4.4.1元件例化實例 4.4.2函數應用實例第5章有限狀態機 5.1有限狀態機概述 5.2有限狀態機的建模 5.2.1狀態的處理 5.2.2模型的構建 5.3狀態編碼 5.3.1二進製編碼 5.3.2枚舉類型的編碼 5.3.3一位有效編碼 5.3.4綜閤工具的設置 5.3.5定義編碼方式的語法格式 5.3.6初始化有限狀態機 5.4有限狀態機的設計實例 5.4.1 Moore有限狀態機 5.4.2 Mealy有限狀態機 5.4.3交通信號燈 5.4.4硬幣兌換機第6章VHDL仿真 6.1 VHDL仿真概述 6.2仿真測試平颱文件 6.2.1測試平颱文件的結構 6.2.2激勵信號的産生 6.2.3使用仿真工具的波形編輯器 6.2.4使用測試矢量 6.3仿真響應 6.4文件I／O的讀寫 6.4.1文件I／O讀寫操作 6.4.2仿真時的寫文件操作 6.4.3仿真時的讀文件操作 6.5功能和時序仿真 6.5.1功能仿真 6.5.2時序仿真 6.6仿真實例第7章VHDL綜閤 7.1 VHDL綜閤概述 7.1.1設計約束 7.1.2工藝庫 7.2 RTL級描述 7.3綜閤和優化 7.4可綜閤的VHDL編程技巧 7.4.1寄存器，鎖存器 7.4.2異步復位 7.4.3同步復位 7.4.4復雜的電路設計綜閤實例 7.5 VHDL結構的綜閤支持第8章綜閤和仿真工具 8.1 XilinX的ISE 7.1綜閤工具 8.1.1建立設計項目 8.1.2 VHDL程序操作 8.1.3設計綜閤和執行 8.1.4建立測試平颱文件 8.1.5仿真測試 8.1.6物理編程實現 8.2 A1tera的QuartusⅡ5.0綜閤工具 8.2.1建立設計項目 8.2.2建立VHDL設計描述 8.2.3編譯和綜閤 8.2.4仿真操作 8.2.5物理編程實現 8.3 Mentor Graphics的ModelSim SE 6.1仿真工具 8.3.1基本仿真操作 8.3.2建立項目 8.3.3仿真配置 8.3.4建立資源庫 8.3.5使用波形編輯器第9章VHDL數字電路設計 9.1組閤邏輯電路設計 9.1.1十進製數的7段編碼顯示 9.1.2 3-8綫解碼器的設計 9.1.3 8-3綫優先編碼器的設計 9.1.4多路選擇器 9.1.5多路信號分離器 9.1.6三態緩衝器 9.1.7算術邏輯單元 9.2順序邏輯電路設計 9.2.1順序邏輯電路的描述 9.2.2觸發器 9.2.3鎖存器 9.2.4雙嚮計數器 9.2.5寄存器 9.2.6延遲電路 9.2.7時鍾分頻器 9.2.8隨機存儲器 9.3綜閤電路的設計 9.3.1 PWM信號發生器 9.3.2乘法纍加電路 9.3.3並行乘法器 9.3.4數字濾波器 9.3.5串行通信接口附錄 附錄A VHDL保留字 附錄B 邏輯符號對照錶參考文獻
· · · · · · (收起)