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推薦語
譯者序
前言
第一部分緒論
第1章數字抽象化
1.1數字信號
1.2數字信號容忍噪聲
1.3數字信號錶示復雜數據
1.3.1錶示一年中的某一天
1.3.2錶示減色法
1.4數字邏輯函數
1.5數字電路和係統的Verilog描述
1.6係統中的數字邏輯
小結
文獻說明
習題
第2章數字係統設計實踐
2.1設計流程
2.1.1設計規格
2.1.2概念開發與可行性
2.1.3劃分與詳細設計
2.1.4驗證
2.2數字係統由芯片和電路闆構建
2.3計算機輔助設計工具
2.4摩爾定律和數字係統演變
小結
文獻說明
習題
第二部分組閤邏輯
第3章布爾代數
3.1公理
3.2性質
3.3對偶函數
3.4標準形式
3.5從公式到門電路
3.6用Verilog描述布爾錶達式
小結
文獻說明
習題
第4章CMOS邏輯電路
4.1開關邏輯
4.2MOS晶體管的開關模型
4.3CMOS門電路
4.3.1基本的CMOS 門電路
4.3.2反相器、與非門、或非門
4.3.3復雜門
4.3.4三態電路
4.3.5應避免使用的電路
小結
文獻說明
習題
第5章CMOS電路的延遲和功耗
5.1靜態CMOS門的延遲
5.2扇齣和驅動大電容負載
5.3扇入和邏輯功效
5.4延遲計算
5.5延遲優化
5.6連綫延遲
5.7CMOS電路的功率損耗
5.7.1動態功耗
5.7.2靜態功耗
5.7.3功率調節
小結
文獻說明
習題
第6章組閤邏輯設計
6.1組閤邏輯
6.2閉閤
6.3真值錶、最小項和標準形式
6.4蘊涵項和立方體
6.5卡諾圖
6.6函數的覆蓋
6.7由覆蓋轉化成門電路
6.8不完全確定函數
6.9“和之積”形式的實現
6.10險象
小結
文獻說明
習題
第7章使用Verilog描述組閤邏輯
7.1用Verilog描述素數電路
7.1.1Verilog模塊
7.1.2case語句
7.1.3casex語句
7.1.4assign語句
7.1.5結構描述
7.1.6十進製素數函數
7.2素數電路的測試平颱
7.3實例：七段譯碼器
小結
文獻說明
習題
第8章組閤電路基礎單元
8.1多位信號的錶示
8.2譯碼器
8.3多路選擇器
8.4編碼器
8.5仲裁器和優先編碼器
8.6比較器
8.7移位器
8.8隻讀存儲器
8.9讀寫存儲器
8.10可編程邏輯陣列
8.11數據手冊
8.12知識産權
小結
文獻說明
習題
第9章組閤電路實例
9.13的倍數電路
9.2明天電路
9.3優先級仲裁器
9.4井字棋遊戲
小結
習題
第三部分算術電路
第10章算術電路
10.1二進製數
10.2二進製加法
10.3負數和減法
10.4乘法
10.5除法
小結
習題
第11章定點數和浮點數
11.1誤差的錶示方法：準度、精度和分辨率
11.2定點數
11.2.1錶示方法
11.2.2運算
11.3浮點數
11.3.1錶示方法
11.3.2未規格化數和逐級下溢
11.3.3浮點數乘法
11.3.4浮點數加/減法
小結
文獻說明
習題
第12章快速算術電路
12.1超前進位
12.2布斯編碼
12.3華萊士樹
12.4綜閤說明
小結
文獻說明
習題
第13章算術運算實例
13.1復數乘法
13.2定點和浮點格式之間的轉換
13.2.1浮點格式
13.2.2定點數到浮點數的轉換
13.2.3浮點數到定點數的轉換
13.3FIR 濾波器
小結
文獻說明
習題
第四部分同步時序邏輯
第14章時序邏輯
14.1時序電路
14.2同步時序電路
14.3交通燈控製器
14.4狀態分配
14.5實現有限狀態機
14.6Verilog編程實現有限狀態機
小結
文獻說明
習題
第15章時序約束
15.1傳播和汙染延遲
15.2D觸發器
15.3設置和保持時序約束
15.4時鍾偏差的影響
15.5時序實例
15.6時序和邏輯綜閤
小結
文獻說明
習題
第16章數據通路時序邏輯
16.1計數器
16.1.1簡單計數器
16.1.2加一/減一/載入計數器
16.1.3定時器
16.2移位寄存器
16.2.1一個簡單的移位寄存器
16.2.2左移/右移/載入移位寄存器
16.2.3通用移位器/計數器
16.3控製和數據分區
16.3.1實例：自動售貨機FSM
16.3.2實例：密碼鎖
小結
習題
第17章分解有限狀態機
17.1閃光信號燈
17.2交通燈控製器
小結
習題
第18章微碼
18.1簡單的微編碼FSM
18.2指令序列
18.3多路分支
18.4多種指令類型
18.5微碼子程序
18.6簡單計算機
小結
文獻說明
習題
第19章時序電路實例
19.13分頻計數器
19.2SOS探測器
19.3井字棋遊戲
19.4赫夫曼編碼/譯碼
19.4.1赫夫曼編碼器
19.4.2赫夫曼解碼器
小結
文獻說明
習題
第五部分實用設計
第20章驗證與測試
20.1設計驗證
20.1.1覆蓋率的驗證
20.1.2測試的類型
20.1.3靜態時序分析
20.1.4形式驗證
20.1.5缺陷跟蹤
20.2測試
20.2.1故障模型
20.2.2組閤邏輯測試
20.2.3測試冗餘邏輯
20.2.4掃描
20.2.5內置自測試
20.2.6特性測試
小結
文獻說明
習題
第六部分係統設計
第21章係統級設計
21.1係統設計過程
21.2規格
21.2.1Pong
21.2.2DES破解器
21.2.3音樂播放器
21.3係統劃分
21.3.1Pong
21.3.2DES破解器
21.3.3音樂閤成器
小結
文獻說明
習題
第22章接口和係統級時序
22.1接口時序
22.1.1常有效時序
22.1.2周期性有效信號
22.1.3流控製
22.2接口劃分與選擇
22.3接口的串行化與分包
22.4同步時序
22.5時序錶
22.5.1事件流
22.5.2流水綫和時序預測
22.6接口與時序實例
22.6.1Pong
22.6.2DES破解器
22.6.3音樂播放器
小結
習題
第23章流水綫
23.1流水綫基礎
23.2流水綫舉例
23.3實例：行波進位加法器流水綫
23.4流水綫停頓
23.5雙緩衝
23.6負載均衡
23.7可變負載
23.8資源共享
小結
文獻說明
習題
第24章互連
24.1互連簡述
24.2總綫
24.3交叉開關
24.4互連網絡
小結
文獻說明
習題
第25章存儲器係統
25.1存儲器的基本存儲體
25.1.1SRAM陣列
25.1.2DRAM芯片
25.2用位片和存儲體構造存儲器
25.3交叉存儲器
25.4高速緩存
小結
文獻說明
習題
第七部分異步邏輯
第26章異步時序電路
26.1流錶分析
26.2流錶綜閤：觸發電路
26.3競爭與狀態分配
小結
文獻說明
習題
第27章觸發器
27.1鎖存器的內部結構
27.2觸發器的內部結構
27.3CMOS鎖存器與觸發器
27.4鎖存器的流錶推理
27.5D觸發器的流錶綜閤
小結
文獻說明
習題
第28章亞穩態和同步失效
28.1同步失效
28.2亞穩態
28.3進入和脫離非法狀態的概率
28.4亞穩態的演示
小結
文獻說明
習題
第29章同步器設計
29.1何處使用同步器
29.2蠻力同步器
29.3多位信號的問題
29.4FIFO同步器
小結
文獻說明
習題
附錄Verilog編碼風格
參考文獻
Verilog模塊索引
主題詞索引
· · · · · · (收起)